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<lib desc="#Wiring" name="0"/>
<lib desc="#Gates" name="1"/>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="RAM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
<tool name="ROM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#HDL-IP" name="6">
<tool name="VHDL Entity">
<a name="content">--------------------------------------------------------------------------------&#13;
-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains&#13;
-- Project :&#13;
-- File :&#13;
-- Autor :&#13;
-- Date :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
&#13;
library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
--use ieee.numeric_std.all;&#13;
&#13;
entity VHDL_Component is&#13;
port(&#13;
------------------------------------------------------------------------------&#13;
--Insert input ports below&#13;
horloge_i : in std_logic; -- input bit example&#13;
val_i : in std_logic_vector(3 downto 0); -- input vector example&#13;
------------------------------------------------------------------------------&#13;
--Insert output ports below&#13;
max_o : out std_logic; -- output bit example&#13;
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example&#13;
);&#13;
end VHDL_Component;&#13;
&#13;
--------------------------------------------------------------------------------&#13;
--Complete your VHDL description below&#13;
architecture type_architecture of VHDL_Component is&#13;
&#13;
&#13;
begin&#13;
&#13;
&#13;
end type_architecture;&#13;
</a>
</tool>
</lib>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
&#13;
entity TCL_Generic is&#13;
port(&#13;
--Insert input ports below&#13;
horloge_i : in std_logic; -- input bit example&#13;
val_i : in std_logic_vector(3 downto 0); -- input vector example&#13;
&#13;
--Insert output ports below&#13;
max_o : out std_logic; -- output bit example&#13;
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example&#13;
);&#13;
end TCL_Generic;&#13;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#FSM" name="10"/>
<main name="adder1"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
<a name="tickmain" val="half_period"/>
</options>
<mappings>
<tool lib="8" map="Button2" name="Menu Tool"/>
<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="8" name="Poke Tool"/>
<tool lib="8" name="Edit Tool"/>
<tool lib="8" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin"/>
<tool lib="0" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</tool>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
</toolbar>
<circuit name="adder1">
<a name="circuit" val="adder1"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
<wire from="(700,510)" to="(700,520)"/>
<wire from="(460,470)" to="(460,540)"/>
<wire from="(450,430)" to="(450,500)"/>
<wire from="(580,520)" to="(700,520)"/>
<wire from="(460,540)" to="(520,540)"/>
<wire from="(800,400)" to="(800,470)"/>
<wire from="(550,360)" to="(610,360)"/>
<wire from="(550,360)" to="(550,450)"/>
<wire from="(700,510)" to="(740,510)"/>
<wire from="(620,450)" to="(620,470)"/>
<wire from="(450,430)" to="(490,430)"/>
<wire from="(740,490)" to="(740,510)"/>
<wire from="(460,470)" to="(490,470)"/>
<wire from="(580,320)" to="(580,430)"/>
<wire from="(710,450)" to="(740,450)"/>
<wire from="(440,540)" to="(460,540)"/>
<wire from="(580,320)" to="(610,320)"/>
<wire from="(620,470)" to="(650,470)"/>
<wire from="(440,430)" to="(450,430)"/>
<wire from="(440,320)" to="(580,320)"/>
<wire from="(550,450)" to="(620,450)"/>
<wire from="(580,430)" to="(650,430)"/>
<wire from="(800,400)" to="(810,400)"/>
<wire from="(810,400)" to="(820,400)"/>
<wire from="(450,500)" to="(520,500)"/>
<wire from="(670,340)" to="(810,340)"/>
<comp lib="0" loc="(440,430)" name="Pin">
<a name="label" val="A"/>
</comp>
<comp lib="0" loc="(440,320)" name="Pin">
<a name="label" val="Cin"/>
</comp>
<comp lib="1" loc="(710,450)" name="NAND Gate"/>
<comp lib="0" loc="(810,340)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(550,450)" name="XOR Gate"/>
<comp lib="0" loc="(810,400)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="Cout"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(580,520)" name="NAND Gate"/>
<comp lib="0" loc="(440,540)" name="Pin">
<a name="label" val="B"/>
</comp>
<comp lib="1" loc="(670,340)" name="XOR Gate"/>
<comp lib="1" loc="(800,470)" name="NAND Gate"/>
</circuit>
<circuit name="test_adder1">
<a name="circuit" val="test_adder1"/>
<a name="clabel" val=""/>
<a name="clabelup" val="south"/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
<wire from="(300,300)" to="(470,300)"/>
<wire from="(320,340)" to="(320,410)"/>
<wire from="(310,320)" to="(470,320)"/>
<wire from="(690,320)" to="(690,350)"/>
<wire from="(300,300)" to="(300,410)"/>
<wire from="(580,320)" to="(690,320)"/>
<wire from="(690,350)" to="(700,350)"/>
<wire from="(580,300)" to="(720,300)"/>
<wire from="(720,280)" to="(730,280)"/>
<wire from="(310,320)" to="(310,410)"/>
<wire from="(320,340)" to="(470,340)"/>
<wire from="(720,280)" to="(720,300)"/>
<comp lib="5" loc="(700,350)" name="LED">
<a name="label" val="LED_2"/>
</comp>
<comp lib="5" loc="(290,410)" name="DipSwitch">
<a name="label" val="DipSwitch_1"/>
<a name="number" val="3"/>
</comp>
<comp lib="5" loc="(730,280)" name="LED">
<a name="label" val="LED_1"/>
</comp>
<comp loc="(580,300)" name="adder1">
<a name="label" val="adder1_1"/>
</comp>
</circuit>
<circuit name="adder4">
<a name="circuit" val="adder4"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
<wire from="(600,340)" to="(600,380)"/>
<wire from="(600,320)" to="(1040,320)"/>
<wire from="(380,420)" to="(600,420)"/>
<wire from="(380,400)" to="(600,400)"/>
<wire from="(710,400)" to="(710,440)"/>
<wire from="(820,440)" to="(1040,440)"/>
<wire from="(820,460)" to="(1040,460)"/>
<wire from="(380,460)" to="(710,460)"/>
<wire from="(380,480)" to="(710,480)"/>
<wire from="(370,400)" to="(380,400)"/>
<wire from="(490,270)" to="(490,320)"/>
<wire from="(380,340)" to="(490,340)"/>
<wire from="(380,360)" to="(490,360)"/>
<wire from="(490,250)" to="(1040,250)"/>
<wire from="(710,380)" to="(1040,380)"/>
<comp lib="0" loc="(380,250)" name="Pin">
<a name="label" val="Cin"/>
</comp>
<comp lib="0" loc="(1040,380)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S2"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(380,290)" name="Pin">
<a name="label" val="B0"/>
</comp>
<comp lib="0" loc="(1040,250)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S0"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(380,360)" name="Pin">
<a name="label" val="B1"/>
</comp>
<comp lib="0" loc="(1040,460)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="Cout"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(380,400)" name="Pin">
<a name="label" val="A2"/>
</comp>
<comp loc="(820,440)" name="adder1">
<a name="label" val="adder1_4"/>
</comp>
<comp lib="0" loc="(380,480)" name="Pin">
<a name="label" val="B3"/>
</comp>
<comp lib="0" loc="(380,420)" name="Pin">
<a name="label" val="B2"/>
</comp>
<comp lib="0" loc="(380,340)" name="Pin">
<a name="label" val="A1"/>
</comp>
<comp loc="(490,250)" name="adder1">
<a name="label" val="adder1_1"/>
</comp>
<comp lib="0" loc="(380,270)" name="Pin">
<a name="label" val="A0"/>
</comp>
<comp lib="0" loc="(1040,440)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S3"/>
<a name="labelloc" val="east"/>
</comp>
<comp loc="(600,320)" name="adder1">
<a name="label" val="adder1_2"/>
</comp>
<comp loc="(710,380)" name="adder1">
<a name="label" val="adder1_3"/>
</comp>
<comp lib="0" loc="(1040,320)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S1"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(380,460)" name="Pin">
<a name="label" val="A3"/>
</comp>
</circuit>
<circuit name="substract4_v12">
<a name="circuit" val="substract4_v12"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
<wire from="(430,210)" to="(430,280)"/>
<wire from="(500,380)" to="(550,380)"/>
<wire from="(580,70)" to="(580,200)"/>
<wire from="(380,180)" to="(430,180)"/>
<wire from="(450,90)" to="(570,90)"/>
<wire from="(550,340)" to="(590,340)"/>
<wire from="(550,320)" to="(590,320)"/>
<wire from="(700,260)" to="(740,260)"/>
<wire from="(450,110)" to="(560,110)"/>
<wire from="(430,180)" to="(430,210)"/>
<wire from="(510,260)" to="(510,290)"/>
<wire from="(450,130)" to="(550,130)"/>
<wire from="(570,90)" to="(570,240)"/>
<wire from="(550,340)" to="(550,380)"/>
<wire from="(500,220)" to="(590,220)"/>
<wire from="(560,110)" to="(560,280)"/>
<wire from="(570,240)" to="(590,240)"/>
<wire from="(430,210)" to="(460,210)"/>
<wire from="(430,330)" to="(460,330)"/>
<wire from="(430,370)" to="(460,370)"/>
<wire from="(430,280)" to="(460,280)"/>
<wire from="(430,180)" to="(590,180)"/>
<wire from="(740,310)" to="(770,310)"/>
<wire from="(560,280)" to="(590,280)"/>
<wire from="(430,330)" to="(430,370)"/>
<wire from="(510,300)" to="(510,340)"/>
<wire from="(700,240)" to="(770,240)"/>
<wire from="(700,220)" to="(770,220)"/>
<wire from="(700,200)" to="(770,200)"/>
<wire from="(700,180)" to="(770,180)"/>
<wire from="(500,340)" to="(510,340)"/>
<wire from="(500,290)" to="(510,290)"/>
<wire from="(430,280)" to="(430,330)"/>
<wire from="(380,300)" to="(460,300)"/>
<wire from="(380,230)" to="(460,230)"/>
<wire from="(380,390)" to="(460,390)"/>
<wire from="(380,350)" to="(460,350)"/>
<wire from="(550,130)" to="(550,320)"/>
<wire from="(510,300)" to="(590,300)"/>
<wire from="(510,260)" to="(590,260)"/>
<wire from="(450,70)" to="(580,70)"/>
<wire from="(740,260)" to="(740,310)"/>
<wire from="(580,200)" to="(590,200)"/>
<comp lib="0" loc="(770,220)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S2"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(500,340)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="0" loc="(770,200)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S1"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(450,110)" name="Pin">
<a name="label" val="A2"/>
</comp>
<comp lib="0" loc="(770,310)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="Cout"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(450,90)" name="Pin">
<a name="label" val="A1"/>
</comp>
<comp lib="0" loc="(450,70)" name="Pin">
<a name="label" val="A0"/>
</comp>
<comp loc="(700,180)" name="adder4">
<a name="label" val="adder4_1"/>
</comp>
<comp lib="0" loc="(770,180)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S0"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="1" loc="(500,380)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="0" loc="(450,130)" name="Pin">
<a name="label" val="A3"/>
</comp>
<comp lib="0" loc="(380,350)" name="Pin">
<a name="label" val="B2"/>
</comp>
<comp lib="0" loc="(380,180)" name="Pin">
<a name="label" val="M"/>
</comp>
<comp lib="1" loc="(500,220)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(500,290)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="0" loc="(380,390)" name="Pin">
<a name="label" val="B3"/>
</comp>
<comp lib="0" loc="(770,240)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="label" val="S3"/>
<a name="labelloc" val="east"/>
</comp>
<comp lib="0" loc="(380,230)" name="Pin">
<a name="label" val="B0"/>
</comp>
<comp lib="0" loc="(380,300)" name="Pin">
<a name="label" val="B1"/>
</comp>
</circuit>
<circuit name="test_substract4_v12">
<a name="circuit" val="test_substract4_v12"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
<wire from="(120,230)" to="(120,360)"/>
<wire from="(100,190)" to="(290,190)"/>
<wire from="(140,290)" to="(140,360)"/>
<wire from="(170,250)" to="(290,250)"/>
<wire from="(110,210)" to="(290,210)"/>
<wire from="(120,230)" to="(290,230)"/>
<wire from="(110,210)" to="(110,360)"/>
<wire from="(130,270)" to="(130,360)"/>
<wire from="(160,330)" to="(160,360)"/>
<wire from="(130,270)" to="(290,270)"/>
<wire from="(140,290)" to="(290,290)"/>
<wire from="(100,190)" to="(100,360)"/>
<wire from="(170,250)" to="(170,360)"/>
<wire from="(150,310)" to="(150,360)"/>
<wire from="(290,290)" to="(300,290)"/>
<wire from="(290,210)" to="(300,210)"/>
<wire from="(290,310)" to="(300,310)"/>
<wire from="(290,230)" to="(300,230)"/>
<wire from="(290,170)" to="(300,170)"/>
<wire from="(290,270)" to="(300,270)"/>
<wire from="(290,330)" to="(300,330)"/>
<wire from="(290,190)" to="(300,190)"/>
<wire from="(290,250)" to="(300,250)"/>
<wire from="(150,310)" to="(290,310)"/>
<wire from="(90,170)" to="(290,170)"/>
<wire from="(160,330)" to="(290,330)"/>
<wire from="(90,170)" to="(90,360)"/>
<comp lib="5" loc="(430,210)" name="LED">
<a name="label" val="S2"/>
</comp>
<comp lib="5" loc="(80,360)" name="DipSwitch">
<a name="label" val="SWITCH"/>
<a name="number" val="9"/>
</comp>
<comp lib="5" loc="(430,190)" name="LED">
<a name="label" val="S1"/>
</comp>
<comp lib="5" loc="(430,250)" name="LED">
<a name="label" val="COUT"/>
</comp>
<comp loc="(430,170)" name="substract4_v12">
<a name="label" val="substract4_v1_1"/>
</comp>
<comp lib="5" loc="(430,230)" name="LED">
<a name="label" val="S3"/>
</comp>
<comp lib="5" loc="(430,170)" name="LED">
<a name="label" val="S0"/>
</comp>
</circuit>
</project>

2605
decodeur_4to7.circ Normal file

File diff suppressed because it is too large Load Diff

Binary file not shown.

741
dinde.circ Normal file
View File

@@ -0,0 +1,741 @@
<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="2.13.22" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0"/>
<lib desc="#Gates" name="1"/>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="RAM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
<tool name="ROM">
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#HDL-IP" name="6">
<tool name="VHDL Entity">
<a name="content">--------------------------------------------------------------------------------&#13;
-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains&#13;
-- Project :&#13;
-- File :&#13;
-- Autor :&#13;
-- Date :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
&#13;
library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
--use ieee.numeric_std.all;&#13;
&#13;
entity VHDL_Component is&#13;
port(&#13;
------------------------------------------------------------------------------&#13;
--Insert input ports below&#13;
horloge_i : in std_logic; -- input bit example&#13;
val_i : in std_logic_vector(3 downto 0); -- input vector example&#13;
------------------------------------------------------------------------------&#13;
--Insert output ports below&#13;
max_o : out std_logic; -- output bit example&#13;
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example&#13;
);&#13;
end VHDL_Component;&#13;
&#13;
--------------------------------------------------------------------------------&#13;
--Complete your VHDL description below&#13;
architecture type_architecture of VHDL_Component is&#13;
&#13;
&#13;
begin&#13;
&#13;
&#13;
end type_architecture;&#13;
</a>
</tool>
</lib>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;&#13;
use ieee.std_logic_1164.all;&#13;
&#13;
entity TCL_Generic is&#13;
port(&#13;
--Insert input ports below&#13;
horloge_i : in std_logic; -- input bit example&#13;
val_i : in std_logic_vector(3 downto 0); -- input vector example&#13;
&#13;
--Insert output ports below&#13;
max_o : out std_logic; -- output bit example&#13;
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example&#13;
);&#13;
end TCL_Generic;&#13;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
</lib>
<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#FSM" name="10"/>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
<a name="tickmain" val="half_period"/>
</options>
<mappings>
<tool lib="8" map="Button2" name="Menu Tool"/>
<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="8" name="Poke Tool"/>
<tool lib="8" name="Edit Tool"/>
<tool lib="8" name="Text Tool">
<a name="text" val=""/>
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin"/>
<tool lib="0" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="labelloc" val="east"/>
</tool>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
</toolbar>
<circuit name="main">
<a name="circuit" val="main"/>
<a name="clabel" val=""/>
<a name="clabelup" val="east"/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="circuitnamedbox" val="true"/>
<a name="circuitvhdlpath" val=""/>
<wire from="(780,500)" to="(830,500)"/>
<wire from="(780,1020)" to="(830,1020)"/>
<wire from="(780,980)" to="(830,980)"/>
<wire from="(580,700)" to="(580,710)"/>
<wire from="(910,470)" to="(910,480)"/>
<wire from="(780,1140)" to="(780,1150)"/>
<wire from="(540,790)" to="(580,790)"/>
<wire from="(540,670)" to="(580,670)"/>
<wire from="(780,500)" to="(780,530)"/>
<wire from="(860,870)" to="(900,870)"/>
<wire from="(920,480)" to="(920,500)"/>
<wire from="(610,650)" to="(610,670)"/>
<wire from="(810,480)" to="(830,480)"/>
<wire from="(860,690)" to="(880,690)"/>
<wire from="(940,650)" to="(960,650)"/>
<wire from="(730,640)" to="(750,640)"/>
<wire from="(730,480)" to="(750,480)"/>
<wire from="(730,600)" to="(750,600)"/>
<wire from="(730,520)" to="(750,520)"/>
<wire from="(730,680)" to="(750,680)"/>
<wire from="(730,720)" to="(750,720)"/>
<wire from="(730,760)" to="(750,760)"/>
<wire from="(730,800)" to="(750,800)"/>
<wire from="(730,880)" to="(750,880)"/>
<wire from="(730,920)" to="(750,920)"/>
<wire from="(800,700)" to="(830,700)"/>
<wire from="(870,1030)" to="(870,1090)"/>
<wire from="(580,770)" to="(650,770)"/>
<wire from="(940,490)" to="(1010,490)"/>
<wire from="(910,470)" to="(920,470)"/>
<wire from="(1010,650)" to="(1020,650)"/>
<wire from="(780,1100)" to="(790,1100)"/>
<wire from="(560,680)" to="(560,730)"/>
<wire from="(830,710)" to="(830,760)"/>
<wire from="(580,660)" to="(590,660)"/>
<wire from="(780,870)" to="(830,870)"/>
<wire from="(780,1150)" to="(830,1150)"/>
<wire from="(580,790)" to="(580,800)"/>
<wire from="(830,640)" to="(830,670)"/>
<wire from="(540,700)" to="(540,790)"/>
<wire from="(870,450)" to="(910,450)"/>
<wire from="(820,380)" to="(820,470)"/>
<wire from="(900,340)" to="(900,430)"/>
<wire from="(580,670)" to="(580,700)"/>
<wire from="(790,510)" to="(790,590)"/>
<wire from="(900,500)" to="(920,500)"/>
<wire from="(810,420)" to="(810,480)"/>
<wire from="(580,740)" to="(650,740)"/>
<wire from="(920,1090)" to="(930,1090)"/>
<wire from="(820,470)" to="(830,470)"/>
<wire from="(780,590)" to="(790,590)"/>
<wire from="(860,1030)" to="(870,1030)"/>
<wire from="(830,880)" to="(830,930)"/>
<wire from="(900,500)" to="(900,870)"/>
<wire from="(780,640)" to="(830,640)"/>
<wire from="(780,680)" to="(830,680)"/>
<wire from="(780,760)" to="(830,760)"/>
<wire from="(780,1040)" to="(830,1040)"/>
<wire from="(870,1090)" to="(920,1090)"/>
<wire from="(580,760)" to="(580,770)"/>
<wire from="(910,450)" to="(910,460)"/>
<wire from="(830,1050)" to="(830,1060)"/>
<wire from="(590,680)" to="(650,680)"/>
<wire from="(540,650)" to="(580,650)"/>
<wire from="(790,1060)" to="(830,1060)"/>
<wire from="(800,700)" to="(800,720)"/>
<wire from="(780,1040)" to="(780,1060)"/>
<wire from="(780,470)" to="(800,470)"/>
<wire from="(900,430)" to="(920,430)"/>
<wire from="(560,730)" to="(580,730)"/>
<wire from="(870,450)" to="(870,490)"/>
<wire from="(730,540)" to="(750,540)"/>
<wire from="(730,380)" to="(750,380)"/>
<wire from="(730,420)" to="(750,420)"/>
<wire from="(730,460)" to="(750,460)"/>
<wire from="(730,580)" to="(750,580)"/>
<wire from="(730,820)" to="(750,820)"/>
<wire from="(730,860)" to="(750,860)"/>
<wire from="(730,940)" to="(750,940)"/>
<wire from="(730,1020)" to="(750,1020)"/>
<wire from="(730,1060)" to="(750,1060)"/>
<wire from="(730,1100)" to="(750,1100)"/>
<wire from="(730,980)" to="(750,980)"/>
<wire from="(780,420)" to="(810,420)"/>
<wire from="(940,650)" to="(940,1130)"/>
<wire from="(880,480)" to="(910,480)"/>
<wire from="(1010,490)" to="(1010,650)"/>
<wire from="(580,710)" to="(650,710)"/>
<wire from="(860,1160)" to="(870,1160)"/>
<wire from="(830,810)" to="(830,860)"/>
<wire from="(780,930)" to="(830,930)"/>
<wire from="(780,810)" to="(830,810)"/>
<wire from="(780,1170)" to="(830,1170)"/>
<wire from="(540,650)" to="(540,660)"/>
<wire from="(870,1100)" to="(920,1100)"/>
<wire from="(580,730)" to="(580,740)"/>
<wire from="(580,650)" to="(580,660)"/>
<wire from="(780,1170)" to="(780,1180)"/>
<wire from="(550,690)" to="(550,760)"/>
<wire from="(830,980)" to="(830,1010)"/>
<wire from="(790,510)" to="(830,510)"/>
<wire from="(780,380)" to="(820,380)"/>
<wire from="(800,470)" to="(800,490)"/>
<wire from="(920,430)" to="(920,450)"/>
<wire from="(590,660)" to="(590,680)"/>
<wire from="(880,480)" to="(880,690)"/>
<wire from="(780,720)" to="(800,720)"/>
<wire from="(750,340)" to="(900,340)"/>
<wire from="(790,1060)" to="(790,1100)"/>
<wire from="(540,680)" to="(560,680)"/>
<wire from="(550,760)" to="(580,760)"/>
<wire from="(800,490)" to="(830,490)"/>
<wire from="(870,1100)" to="(870,1160)"/>
<wire from="(580,800)" to="(650,800)"/>
<wire from="(910,460)" to="(920,460)"/>
<wire from="(860,490)" to="(870,490)"/>
<wire from="(540,690)" to="(550,690)"/>
<comp lib="0" loc="(750,370)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="C"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,510)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="B"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(610,760)" name="Tunnel">
<a name="label" val="NB"/>
</comp>
<comp lib="1" loc="(780,870)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="4"/>
</comp>
<comp lib="0" loc="(750,650)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NC"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(610,700)" name="Tunnel">
<a name="label" val="ND"/>
</comp>
<comp lib="0" loc="(750,1050)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="B"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(610,760)" name="NOT Gate"/>
<comp lib="0" loc="(750,730)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="ND"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(650,740)" name="Tunnel">
<a name="label" val="C"/>
</comp>
<comp lib="0" loc="(750,1130)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="A"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(650,770)" name="Tunnel">
<a name="label" val="B"/>
</comp>
<comp lib="0" loc="(750,970)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="B"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="8" loc="(568,744)" name="Text">
<a name="text" val="C"/>
<a name="font" val="SansSerif plain 12"/>
</comp>
<comp lib="1" loc="(780,1180)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="0" loc="(730,720)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NC"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(920,1110)" name="Constant">
<a name="value" val="0x0"/>
</comp>
<comp lib="0" loc="(610,790)" name="Tunnel">
<a name="label" val="NA"/>
</comp>
<comp lib="8" loc="(569,664)" name="Text">
<a name="text" val="E"/>
<a name="font" val="SansSerif plain 12"/>
</comp>
<comp lib="0" loc="(730,460)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="A"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,830)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="ND"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(610,790)" name="NOT Gate"/>
<comp lib="0" loc="(730,480)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="B"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="8" loc="(981,679)" name="Text">
<a name="text" val="dizaine"/>
<a name="font" val="SansSerif plain 12"/>
</comp>
<comp lib="8" loc="(568,705)" name="Text">
<a name="text" val="D"/>
<a name="font" val="SansSerif plain 12"/>
</comp>
<comp lib="0" loc="(750,550)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="ND"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(730,1020)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="C"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,630)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="A"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(860,1160)" name="OR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="0" loc="(730,380)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="D"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,490)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NC"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,950)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="ND"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,850)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="A"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,910)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="B"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(780,380)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="1" loc="(780,980)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="1" loc="(780,810)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="4"/>
</comp>
<comp lib="1" loc="(860,870)" name="OR Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="0" loc="(940,1130)" name="Splitter">
<a name="facing" val="west"/>
<a name="fanout" val="4"/>
<a name="incoming" val="4"/>
<a name="appear" val="right"/>
</comp>
<comp lib="1" loc="(780,590)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="4"/>
</comp>
<comp lib="0" loc="(650,680)" name="Tunnel">
<a name="label" val="E"/>
</comp>
<comp lib="1" loc="(610,700)" name="NOT Gate"/>
<comp lib="0" loc="(730,1100)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NB"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(780,640)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="1" loc="(780,420)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="0" loc="(750,670)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="C"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(780,1140)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(610,650)" name="NOT Gate"/>
<comp lib="0" loc="(730,920)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NA"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,1170)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="A"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,340)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="E"/>
</comp>
<comp lib="1" loc="(860,690)" name="OR Gate">
<a name="size" val="30"/>
<a name="inputs" val="4"/>
</comp>
<comp lib="0" loc="(750,410)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="D"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="1" loc="(780,1100)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="1" loc="(780,720)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="3"/>
</comp>
<comp lib="0" loc="(750,570)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="A"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,450)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="D"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(920,1120)" name="Constant">
<a name="value" val="0x0"/>
</comp>
<comp lib="1" loc="(780,930)" name="AND Gate">
<a name="size" val="30"/>
<a name="inputs" val="4"/>
</comp>
<comp lib="0" loc="(520,710)" name="Splitter">
<a name="fanout" val="5"/>
<a name="incoming" val="5"/>
</comp>
<comp lib="0" loc="(730,760)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NA"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(730,520)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="C"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(730,420)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NA"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(750,1110)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="NC"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="8" loc="(567,776)" name="Text">
<a name="text" val="B"/>
<a name="font" val="SansSerif plain 12"/>
</comp>
<comp lib="0" loc="(750,1010)" name="Tunnel">
<a name="facing" val="east"/>
<a name="label" val="B"/>
<a name="labelfont" val="SansSerif bold 6"/>
</comp>
<comp lib="0" loc="(1020,650)" name="Pin">
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="width" val="4"/>
<a name="labelloc" val="east"/>
</comp>
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